了解解决高级封装和异构集成的热挑战的未来路线图需要先回顾历史架构趋势。在早期的高性能计算应用中，摩尔定律（晶体管缩放）和旨在提高性能的产品架构选择导致了每个连续工艺节点的功率和功率密度大大提高。这导致热管理的个重点是解决高功率密度（由于更高频率的晶体管操作和工艺缩放）以及解决更高的总封装功率。这一趋势在2000年代初被打破，这要归因于多核架构等各种改进，以及对每时钟周期指令的关注。在这段多核时期，重点是为计算性能和并行指令提供额外的内核。这个时代还见证了IP（如内存控制器、图形等）异构集成的次变革。近年来，由于先进的封装技术，这一趋势明显加快，这些技术允许在封装级别集成不同数量的小芯片、功率传输元件、存储块等，通常集成到3D异构封装中。近的产品包括超过1000亿个晶体管和47个有源计算裸片，跨越集成到单个封装中的五个不同工艺节点。今天就由半导体封装测试展小编为你解读更多行业新趋势。

 

这些趋势预计将继续，并且很可能会加速发展到未来的计算机产品中。因此，我们可以预见到的工艺规模和先进封装的热挑战包括：

 

1.由于持续的工艺缩放以及性能/频率随时间增加，小芯片级别的功率密度增加。在3D堆栈将产生额外的有效功率密度的架构中，这一变化将加剧，需要仔细的堆栈间布局优化，以将功率密度降低到架构能够支持的程度。

 

2.异构体系结构有利于多点热优化点，因为该部件可能会承受大量工作负载，并且内核/执行单元数量会持续增加。这一问题变得越发尖锐，因为先进的封装热结构通常需要权衡，以牺牲另一部分来改善封装的一部分的热性能。

 

3.高速I/O的功率密度继续增加（例如，高速SERDES）。在一些情况下，期望将这些IP块放置在3D堆叠的基底管芯中，这将增加耗散IP块功率的难度，因为基底管芯和3D堆叠的顶部之间的较高热阻是由硅金属堆叠中的互连和介电层（面对面和面对背3D堆叠中）引起的。

 

4.封装规模和系统规模的热优化：随着系统冷却向封装靠拢，封装的尺寸和复杂性不断增加。这导致需要将系统热沉与封装热设计进行协同设计。这是在移动空间中次发现的，笔记本电脑热解决方案中热管的位置、大小和方向需要考虑到封装内核平面图。随着3D集成和先进封装的不断增长，同时系统级的热解决方案也有望得到改善，这一需求预计会增长。

 

5.     随着3D封装中每层硅厚度的减小，热点的横向扩展水平显著降低。当热量离开封装时，这增加了有效功率（热）密度，但也增加了对封装内热缺陷的敏感性。例如，当硅厚度从700μm减小到100μm时，与封装接触的热界面中的临界缺陷尺寸相应减小。

 

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文章来源：半导体行业观察