深圳电子展|抢进背面供电，芯片制造新王牌
背面供电网络 (BSP/BS-PDN：Backside power delivery networks) 是过去几年在整个芯片制造行业悄然发展的技术概念。与近晶圆厂节点中的 EUV 类似，BS-PDN 被视为继续开发更精细工艺节点技术的基本技术，因此，预计未来所有领先的芯片晶圆厂都将转向该技术。今天就由深圳电子展小编为你解读更多行业新趋势。
同时，要充分了解 BS-PDN 的工作原理，好的起点是回顾传统（前端）功率传输的工作原理，以便我们可以将其与构建 BS-PDN 晶圆所带来的许多变化进行对比。
现代前端功率传输芯片的制造过程从蚀刻晶体管层 M0 开始。这是die上小和复杂的层，也是需要 EUV 和多重图案化等高精度工具的地方。简而言之，它是芯片中昂贵和复杂的层，对芯片的构造方式和测试方式都有重大影响。
在此之上，额外的金属层以越来越大的尺寸添加，以解决晶体管和处理器不同部分（缓存、缓冲器、加速器）之间所需的所有布线，并为来自更上层的堆栈提供电源。英特尔将此比作制作比萨饼，这是一个粗略的类比，但很有效。
现代高性能处理器在其设计中通常有 10 到 20 个金属层。特别是Intel 4 工艺，有 16 个逻辑层，间距从 30 nm 到 280 nm。然后在其之上还有另外两个“巨型金属”层，仅用于电源布线和放置外部连接器。
一旦die被完全制造和抛光，芯片就会被翻转过来（使其成为倒装芯片），这样芯片就可以与外界通信。这个翻转将所有连接器（电源和数据）放在芯片的现在底部，而晶体管终位于芯片的顶部。一旦掌握了倒装芯片制造技术，芯片调试和冷却就变得特别方便，因为调试工具可以轻松访问重要的晶体管层。与此同时，那些热的小门（gates）也变得特别靠近芯片的冷却器，从而可以相对容易地将热量从芯片中传出。
然而，前端供电的缺点在于，这意味着电源线和信号线都位于芯片的同一侧。两条线都必须向下穿过 15 层以上才能到达晶体管，同时还要争夺宝贵的空间并相互产生干扰。特别是对于电源线，这尤其令人讨厌，因为沿着这些电线的电阻会导致输入电源的电压下降，这被称为 IR Drop/Droop 效应。
在芯片制造的大部分历史中，这并不是一个大问题。但就像芯片构建的许多其他方面一样，随着芯片特征尺寸的缩小，这个问题变得越来越明显。前端功率传输没有明显的硬性限制，但考虑到每一代芯片都越来越难缩小，这个问题已经变得太大（或者更确切地说，太昂贵）而无法解决。
这将我们带到了背面供电。如果在芯片的同一侧同时输入信号和电源会导致问题，为什么不将两者分开呢？简而言之，这正是背面供电所要解决的问题，方法是将所有电源连接移动到晶圆的另一侧。
从理论上来看，迁移到 BS-PDN 终有几个好处。先，这对简化芯片的构造具有重要影响。我们稍后会讲述英特尔的具体声明和发现，但这里需要特别注意的是，它允许英特尔放宽其 M0 金属层的密度。Intel 4 + PowerVia 的测试节点允许 36 nm 间距，而不是在 Intel 4 上要求 30 nm 间距。这直接简化了整个芯片复杂和昂贵的处理步骤，将其回滚到更接近intel 7 工艺的尺寸。
通过更直接的方式缩短晶体管的功率传输路径有助于抵消 IR Droop 效应，从而更好地向晶体管层传输功率。将所有这些电源线从信号层中取出也可以提高它们的性能，从而消除电源干扰并为芯片设计人员提供更多空间来优化他们的设计。
否则，所有这一切的代价主要是失去前面提到的构建前端芯片的好处。晶体管层现在大致位于芯片的中间，而不是末端。这意味着传统的调试工具无法直接戳穿已完成芯片的晶体管层进行测试，而现在晶体管层和散热服务之间有15层左右的信号线。这些并非无法克服的挑战，正如英特尔的论文所仔细阐述的那样，而是英特尔在其设计中必须解决的问题。
可制造性是转向 BS-PDN 所涉及的另一组权衡。在芯片背面构建电源层是以前从未做过的事情，这增加了出错的可能性。因此，不仅电力传输需要工作，而且还需要在不显著降低芯片良率或以其他方式降低芯片可靠性的情况下工作。但是，如果所有这些事情都成功了，那么在晶圆背面构建电源层的额外工作将被不必通过正面路由电源所节省的时间和成本所抵消。
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文章来源：半导体行业观察